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台湾の半導体受託製造大手UMC（聯華電子）とファブレス半導体設計のAP Memoryは2026年10月22日、AIおよびハイパフォーマンスコンピューティング（HPC）プロセッサに向けた次世代電源供給技術の開発・製造で協業すると発表した。マイナビニュースTECH+が報じた。UMCのDTC（シリコン基板に深い溝を形成して高密度な静電容量を確保する技術）技術とAP Memoryのシリコンキャパシタ設計を組み合わせ、演算チップの直下や近傍へキャパシタを配置することで、AI処理に伴う急激な負荷変動に対する給電の安定化を図る。
AIアクセラレータやGPUの大規模化に伴い、処理負荷の急変動によって消費電力がミリ秒単位で跳ね上がる「トランジェント負荷」への対応が深刻な課題となっている。
従来は電源ノイズを除去し電圧を安定化させるキャパシタをマザーボードや回路基板上に実装してきた。しかし、基板から演算チップまでの配線距離が長くなるほど寄生インダクタンスが増加し、電圧降下や電力損失、応答遅延を引き起こす要因となる。
今回の協業では、シリコンウェハ内に微細な深溝を掘り込んで電極面積を増大させるDTC技術を採用。チップ面積を浪費することなく高密度な静電容量を実現し、インターポーザーやパッケージ基板内部、チップ裏面（ランドサイド）など演算ダイの至近距離への配置を可能にする。
従来の基板実装型キャパシタと、両社が開発を進めるシリコンキャパシタソリューションの差異は以下の通りである。
| 項目 | 従来の基板実装型キャパシタ | 今回のS-SiCap Gen2D / DTC技術 |
|---|---|---|
| 実装位置 | 回路基板（マザーボード表面） | インターポーザー、パッケージ基板内、ランドサイド |
| 電力供給経路（配線長） | 比較的長く、寄生インダクタンス大 | 極めて短く、電圧変動への応答速度が大幅向上 |
| 静電容量密度 | 平面的な実装面積に依存 | 3次元トレンチ構造により単位面積あたり大容量 |
| 適用パッケージ | 汎用プリント配線板（PCB） | 2.5D/3D先端パッケージング構造 |
| 両社の役割 | 各種電子部品メーカー | AP Memoryが設計、UMCがファウンドリ製造 |
両社は2026年第3四半期に、AP Memoryのディスクリート型シリコンキャパシタ「S-SiCap Gen2D」のテープアウト（設計完了）と初期機能検証を完了させた。今後は先端パッケージに組み込んだ状態でのシステムレベル評価と信頼性試験を進める。
両社はディスクリート（単体）型の供給にとどまらず、インターポーザー内部へキャパシタを埋め込む一体型構造や、内部電圧レギュレータ（IVR）などの能動素子を統合したアクティブ給電ソリューションへの協業拡大も視野に入れている。
ただし、商用量産に向けた具体的な歩留まり水準や量産開始時期、採用予定の主要AIプロセッサベンダー名などは公表されていない。また、次世代データセンターが求める大電力要件下における長期耐熱信頼性の検証結果も今後の開示事項となる。
AI半導体の競争軸は、GPUコアの演算性能や広帯域メモリ（HBM）の積層密度だけでなく、チップへ大電流をロスなく供給する「パワーデリバリーネットワーク（PDN）」の設計技術へと急速にシフトしている。
台湾のファウンドリ基盤と設計ノウハウが結びつき、シリコンキャパシタの量産エコシステムが確立されることで、次世代AIデータセンターの電力効率向上と安定稼働に寄与するとみられる。
引用元：TECH+