NVIDIA、次世代高帯域メモリ「NVHBM」の技術仕様を発表

NVIDIA（米国の半導体大手企業）は2026年8月27日、次世代AIインフラ向けに設計されたカスタム高帯域メモリ技術「NVHBM」およびカスタム半導体統合技術「NVLink Fusion」の詳細な技術仕様を公開した。大手メモリベンダー各社と共同検証されたNVHBMは、業界標準のHBM4e（第6世代の高帯域メモリ規格）と比較してメモリ帯域幅、実装ダイ面積、消費電力のすべてにおいて大幅な効率改善を実現する。

NVHBMがもたらす3大プラットフォーム優位性

大規模言語モデルの学習や推論、エージェントAIの実行では、重みデータやKVキャッシュ（過去の文脈を再利用するためのメモリ保持機構）への高スループットアクセスが性能の決定要因となる。NVHBMはHBM4e規格に対して以下の3つの性能向上を提供する。

項目	HBM4e比の改善効果	設計・運用上のメリット
​メモリ帯域幅​	​最大30%向上​	メモリ律速の学習・大規模推論時におけるトークンスループットを向上
​ダイ面積の有効活用​	​最大25〜30%拡大​	メモリPHY面積を最大67%削減し、演算コアやSRAMに割り当て可能
​消費電力削減​	​最大15%削減​	パッケージやラックスケールでの熱設計余裕を創出し高密度実装を実現

物理インターフェース（PHY）の小型化によるダイ面積の解放

従来の標準HBM設計では、幅の広いインターフェース接続が必要であり、アクセラレータ全体のパッケージ面積を圧迫していた。NVHBMではメモリコントローラを3D HBMスタック内に移動させ、高効率なカスタムPHYを統合することで、PHYおよびサポート領域を最大67%縮小した。

この狭小化されたインターフェースによりインターポーザーの配線が簡素化され、レイアウト全体で最大80%の利用可能シリコン効率が向上する。結果として、中央のメインAIコンピュートダイに割り当て可能な面積が最大30%増加し、チップ設計者は同一パッケージサイズ内でより多くの行列演算ユニットやオンチップSRAMを搭載できるようになる。

NVLink Fusionによるラックスケール統合と電力スケーリング

NVHBMがチップレベルの効率を高めるのに対し、「NVLink Fusion」はハイパースケーラー各社が独自に開発するカスタム半導体（XPUやCPU）を第6世代NVLinkファブリックやMGXラックスケール基盤に直接接続するチップレット技術である。

帯域幅30%増、ダイ面積25%増、消費電力15%減の複合効果により、XPUあたり全体で​​最大30%のエンドツーエンド性能向上​​が得られる。

消費電力の低減効果はデータセンター規模で大きな差を生む。NVIDIAの試算によると、2,000W級のXPUを使用する1ギガワット（1GW）規模のAIデータセンターにおいて、NVHBMのメモリ省電力化によって​​最大15,000基の追加XPU​を配備できる電力ヘッドルームが創出される。

メモリ標準化の動向と今後の展望

NVIDIAが自社GPUだけでなく、Annapurna Labs（AWS Trainium）をはじめとする外部ハイパースケーラーのカスタム半導体向けにNVHBMとNVLink Fusionを開放したことは、AIインフラ市場における相互接続とメモリ基盤のデファクトスタンダード化を狙った戦略的展開である。

今後はSK hynixなど主要メモリメーカーからのNVHBM量産出荷時期と、各社カスタムアクセラレータへの実機搭載スケジュールが注目される。